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Q同步链从ADC发出时与主时钟强制同步是怎么做到的？
A你好， 芯片内部有个单独的时钟管理单元 会做同步信号的重采样输出 谢谢
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Q使用SYNCO进行同步时，若测试结果显示Slave ADC相对于Master ADC延迟了N个点，怎么调整？
A您好，感谢关注。该部分就是我们所说的粗调环节，该延迟也是由于同步信号传输所致。粗调只能在FPGA端校准 谢谢
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Q使用SYNCO进行同步时，若测试结果显示Slave ADC相对于Master ADC延迟了N个点，怎么调整？具体是通过哪些寄存器完成的？
A您好，感谢关注。该部分在FPGA端可以调整
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QEV12AQ600的可靠性怎么保障
A您好，感谢关注。E2V致力于高可靠性领域的研究，例如航空航天等。专业的技术团队与多年的经验积淀，造就了我们在该领域的佼佼者。所有的芯片都会经过严格的测试。
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Q请问多通道同步对干扰有什么好的解决办法，能多分享点经验么
A抱歉 能力范围之外了
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Q视频中说第一步首先要确保SYNC在正确的采样时钟区域，那通过SYNCO接入SYNC信号的ADC怎么来调整SYNC的延迟
A您好，感谢关注。这就是第二部分所介绍的对于固定延迟的校准计算。同步信号的传播是采样周期的整数倍。该部分可以在FPGA中进行校准。谢谢
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QTeledyne e2v 的EV12AQ600解决了世界难题，这片芯片多少钱一片
A 请联系我司询价 SZJ@CN-WILLIAM.COM
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QTeledyne e2v是美国公司，芯片会不会禁运
A 芯片的工厂在法国，不会禁运。
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Q请问获得的专利能在网上看到么
A您好，感谢关注。专利部分应该在法国，应该该部分的技术设计是在我们研发中心法国实现的，谢谢
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Q请问有中文的资料文献没
A 抱歉没有
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Q我们这边正好有个高频采样的项目，请问EV12AQ600在哪里可以找到资料
Ahttps://www.teledyne-e2v.com/shared/content/resources/File/documents/broadband-data-converters/EV12AQ600/DS%2060S%20218366%20EV12AQ60x%20revC.pdf
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QEV12AQ600能否申请样品进行测试呢？
A 请联系我司 szj@cn-william.com
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Q请问在设计的时候，布线有什么考虑，对那些方面有更严格的要求
A您好，感谢关注。为了保证精确的时序差异，需仔细考虑模拟信号与采样时钟的布线，比如严格等长设计等。对于慢速的同步信号，在电路板或者背板系统中传递易于实现。具体部分可以参考器件手册中的说明 另外我们也可以提供EVM的相关设计资料。谢谢
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QEV12AQ600同时可支持多少通道同时采样？
A 单片4通道，多片理论上没有限制
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Q使用SYNC CTRL调整SYNC内部延迟后，SYNCO输出信号是否也增加相应的延迟？若使用SYNCO输出信号的ADC延迟点数超过3，怎么调整？
A你好，感谢关注！不会的，因为SYNC CTRL 不是调整内部延迟，他主要用来解决英文Clock Interleaving 导致的彼此核内部的相位偏差 与同步信号的传播并没有关系。 简单说煮时钟信号在进行4分频电路给到每一个ADC 核的时候 会产生4中相位时序关系，彼此间的相位差只有4种可能 且最大值只有3个时钟周期。同步信号的传输导致的相位延迟 可以在FPGA端进行处理。比如缓冲输出寄存器等
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Q请问EV12AQ600支持最多多少通道，通道间会产生干扰么
A您好，感谢关注。最多是4通道，单通道采样率1.6Gsps.目前还没听说客户反馈通道间干扰问题 这也取决于布板设计等 谢谢
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QEV12AQ600系列是否可编程？
A您好，感谢关注。可否将您的问题明确些？ 谢谢
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Qe2v这款芯片 多片同步 对于时钟路径同步等要求具体是怎样的？还有多片同步调试时有没有比较具体的简化的流程？
A您好，感谢关注。对于时钟信号来讲，我们要求路径严格等长且同步。片间同步调试，我在会上介绍了训练同步的流程图，可以参考其进行操作。谢谢
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Q通道间的时域同步是怎么做到的
A你好，感谢关注。器件本身通道间我们是有固定性延迟的， 每个通道都一个数据输出缓冲单元 待输出前我们会将所有通道数据对齐然后再发送DATA release信号。对于多个器件之间 我们首先通过确定性操作，然后再校准延迟实现片间同步。可以参考器件datasheet及片间同步的白皮书介绍。谢谢
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Q采样延迟有哪些原因
A你好，感谢关注。 对于ADC来说主要有2部分 一个是ADC core延迟，这个由数据转换的速率决定。另一个是链路延迟 这个主要是数据在器件间的传输造成。谢谢
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