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Q可否解释一下GENERATE 一般怎么用？
A GENERATE语句和顺序描述语句中的LOOP语句一样用于循环执行某项操作，通常与FOR一起使用。语法结构如下： label: FOR identifier IN range GENERATE (concurrent assignments) END GENERATE
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QVHDL的仿真器有哪些？
A 著名的是MODELSIM，还有很多。
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Q派生其他时钟会出现什么问题？
A 不可靠啊。
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Q变量信号，结构实体，有什么区别吗？
A什么意思？变量信号和结构实体进行比较？还是？
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QVHDL语言用什么工具编辑比较好？
A UE或者VIM都可以。
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Q发现英语4级还是不够用啊，很多单词不认识。。。。
A 慢慢就好了。
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Q请问，这PPT有下载的么？
A 没有，但是可以点播
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Q俺是猴哥滴粉丝，请教对于自学VHDL有啥建议或意见不？
A 懂了基本语法，就可以买个小开发板玩玩就可以了。不用特别贵的。
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QVHDL和Verilog HDL是一个东西吗？
A 不是，是两种语言，本质一致
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QVHDL语言和其他语言相比有什么好处吗？
A 什么语言？C么？ VHDL是硬件描述语言。
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Q在VHDL中，a:=b;c:=a;为什么不能在同一进程中出现？变量的值不是立即变化的吗？
A 已经回答过您了。
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QVHDL中的 <=是赋值的意思吧？有==吗？
A 是呀，可以有小于等于的意思。 ＝＝仿佛没有。 =（等于） /=（不等于） <（小于） <=（小于等于） >（大于） >=（大于等于）
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Q我看已经有两期内容了，猴哥还有没有后续课程呀？
A 有，哈哈。欢迎啊。
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Q在VHDL中，a:=b;c:=a;为什么不能在同一进程中出现？为什么在verilog中可以？
AVHDL里面这种语法没有意义。因为a:=b;c:=a;最后和a:=b; c:=b;一致 verilog里面没有 := 这个语法
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Q硬件描述语言都有哪些？
A VHDL和verilog
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QAggregates的用途是什么？
A一般是 定义数组使用
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QVHDL语言主要应用在哪些领域？
A FPGA和CPLD编程中
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Q信号在VHDL语言的不同的使用方法之间有没有差别？
A 没有差异
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QVHDL语言和C语言有什么相同点？
A本来就不是一种东西，一种是硬件描述语言，一种软件语言。
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Q请问信号的属性是必须有的吗？
A 嗯，必须有的。
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